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文章瀏覽閱讀1.5k次，點贊8次，收藏20次。但是，芯片timing sign off階段會偶爾遇到IO時序少量違例，比如，輸入reg的hold違例、輸出reg的setup違例，本質(zhì)原因是EDA時序分析工具會在輸出輸入外部假定一個理想化的不帶clock propagation time的寄存器做時序分析。在約束set_input_delay/set_output_delay時，可以指定真實時鐘CLKP，也可以指定虛擬時鐘vCLKP，并且創(chuàng)建與CLKP同頻率的虛擬時鐘vCLKP時，無需指定時鐘端口，參考腳本如下： 。_虛擬時鐘 |
